Intel：让Hybrid Bonding更“紧密”的秘密武器——原子级CMP

大家好，小编今天要聊聊一个看起来“传统”，

但其实是3D封装时代关键的工艺环节——CMP：化学机械抛光（Chemical Mechanical Polishing）。这篇《A Review on CMP Challenges in Hybrid Wafer Bonding and Wafer Level Packaging》由 Intel NSG（Santa Clara ATS） 团队在 NCCAVS CMPUG 会议上发表的，主题是：Hybrid Bonding背后CMP细节与挑战的硬核综述。系统回顾了在 Hybrid Wafer Bonding（混合晶圆键合）与 Wafer-Level Packaging（晶圆级封装） 制造中，化学机械抛光（CMP）工艺所面临的关键挑战与优化路径。

一、Hybrid Bonding 为啥离不开 CMP？

Hybrid Bonding 是未来 3D 封装和 Chiplet 互连的主流路线。无论是 TSMC 的 SoIC、Intel 的 Foveros Direct，还是 三星的 X-Cube、SK Hynix 的 HBM堆叠，都要用到这项技术。但——要让两片晶圆能“原子级贴合”，首先得让表面平得像镜子、干净得像真空。任何一个 0.5 nm 的颗粒、1 nm 的划痕，都可能让几百万个微互连点“对不齐”或“焊不上”。所以，CMP 就成了整个 Hybrid Bonding 流程里脆弱、昂贵、但关键的环节。

二、CMP 的核心任务：平、净、稳

Intel 在报告中明确指出：Hybrid Bonding 的瓶颈，不在键合，而在 CMP。要做到键合，CMP 同时满足三件事

小编一句话总结：这不是抛光，而是“原子雕刻”。

三、关键挑战与工艺细节

1.SiCN 介质层：要平，更要“黏”SiCN 是理想的键合介质，

它既平整又储氢，能提升键合能。

但 CMP 后粗糙度要低于 0.1 nm RMS，

否则键合空洞会直线上升。

2.Cu 层抛光：要“凹”一点，但不能太多Cu dishing 控制在 1–5 nm 才能形成稳定键合点。

Intel 采用“两步抛光法”：一步主抛 Cu；二步去除 Ta 层；

并配合 300–400 °C 退火闭环控制。

3.薄晶圆研磨与边缘控制对于 < 5 µm 的薄硅片，

Edge Trim、Back-Grind、CMP 过程中的应力和崩边尤为致命。

Intel 建议使用 DISCO 多步研磨 + O₃/HF 清洗 以防微裂。

4.TSV 工艺集成问题报告比较了 TSV-First 与 TSV-Last：TSV-Last 更利于 Hybrid Bonding 一致性与对准精度；TSV-First 则容易在CMP后出现凸点与残留颗粒。

四、Intel 的结论：CMP ≠ 收尾，而是核心

Intel 在报告中强调：Hybrid Bonding 的成功取决于 CMP 的“原子级控制力”。只有在 CMP 阶段实现表面粗糙度 < 0.1 nm；无金属残留、无微刮痕；热膨胀-退火过程完全协同；

Hybrid Bonding 才能在量产中实现

高良率（> 99.9%）和低空洞率（< 0.01%）。

五、小编总结

在 3D 封装时代，

每一层互连、每一次键合，

都要经过 CMP 的“原子级抛光”才能继续。从 Foveros Direct 到 TSMC SoIC，

每一个 Hybrid Bonding 的成功背后，

其实都是 CMP 工程师在与原子“较劲”。 一句话总结：Intel 用 CMP 把 Hybrid Bonding 变成了一门“原子级艺术”。

抛光的不只是晶圆表面，更是未来 3D 封装的精度边界。

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